‘壹’ 您好，看了您之前的DDR3每8根一组数据线可以任意调换，请问为什么可以这样是因为布线问题谢谢！
为了布线方肢亩便，才对数据线进行任意调换。不论是DDR3,还是DDR2,SDRAM，还是SRAM，其数据线都是可以任缺仔意调换的。关键是CPU和DDR控制器的数据线不能历扮森任意调换。故即使从存贮器来看，数据与数据线是不对应的，但对cpu和控制器来说，仍然是一一对应的。DDR3的数据按八位一组，在不同的时间读出或写入，所以只能是在八位内进行调换，而不能在八位以外进行调查换。
‘贰’ 为什么DDR3的芯片最多只有16位的数据线，没有32位的
插槽是不一样，DDR3比DDR2频率高，速度快，容量大，性能高。
DDR3内存相对氏好于DDR2内存，其实只是规格上的提高，并没有真正的全面换代的新架构。DDR3接触针脚数目同DDR2皆为240pin。但是防呆的缺口位置不同。DDR3在大容量内存的支持较好，而大容量内存的分水岭是4GB这个容量，4GB是32位操作系统的执行上限（不考虑PAE等等的内存映像模式，因这些32位元元延伸模式只是过渡方式，会降低效能，不会在零售市场成为技术主流）当市场需求超过4GB的时候，64位CPU与操作系统就是唯一的解决方案，此时也就是DDR3内存的普及时期。DDR3 UB DIMM 2007进入市场，成为主流时间点多数厂商预计会是到2010年。
一、DDR2与DDR3内存的特性区别：
1、逻辑Bank数量
DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。
2、封装喊核脊（Packages）
由于DDR3新增了一些功能，在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。
3、突发长度（BL，Burst Length）
由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个郑渗BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。
4、寻址时序（Timing）
就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。
二、与DDR2相比DDR3具有的优点（桌上型unbuffered DIMM）：
1.速度更快：prefetch buffer宽度从4bit提升到8bit，核心同频率下数据传输量将会是DDR2的两倍。
2.更省电：DDR3 Mole电压从DDR2的1.8V降低到1.5V，同频率下比DDR2更省电，搭配SRT（Self-Refresh Temperature）功能，内部增加温度senser，可依温度动态控制更新率（RASR，Partial Array Self-Refresh功能），达到省电目的。
3.容量更大：更多的Bank数量，依照JEDEC标准，DDR2应可出到单位元元4Gb的容量（亦即单条模块可到8GB），但目前许多DRAM厂商的规划，DDR2生产可能会跳过这个4Gb单位元元容量，也就是说届时单条DDR2的DRAM模块，容量最大可能只会到4GB。而DDR3模块容量将从1GB起跳，目前规划单条模块到16GB也没问题（注意：这里指的是零售组装市场专用的unbuffered DIMM而言，server用的FB与Registered不在此限）。
另外,站长团上有产品团购,便宜有保证
‘叁’ 台式机ddr3内存有多少针角
随行仔谈便网络搜索一下，到处都是啦
主档碰要参数
型号 金士顿 DDRIII1333 2GB
适用类型 台式机
内存类戚或型 DDR III
内存容量 2048M
插脚数目 240pin
就是240根针角噢。。。 不知道对您是否有帮助
‘肆’ DDR3 内存针脚到底是多少针
184pin好像是DDR400的吧，DDR3应该是240PIN的
‘伍’ DDR3走线规则线长匹配问题请教
有关ＤＤＲ3布线等长问题．现在我手里也有一块板神旦正在画ＤＤＲ游举扰3的等长问题，请您指教：DDR3八片正反面各四片布线采用了fly-by拓扑结构现在我地址线长度最长与最短的相差有1500MIL长的原因是ＤＲＡＭ引脚扇出的长度较长请问扇出的长度也要算到地址线的总长度里面吗？地址线组中长度相差1500MIL有没有关系？我要做长度差缩小的话是在主线中做线长的调整，还是在负载线上做线长的调整？以下是我现画的长度请各位看看是否有问题有问题的话该做如何调整，谢谢．以下是我板中各组线长度：数据线最答尘短组：777mil 最长组1200mil地址线最短：4200mil 最长5700mil时钟线：4500milＰＣＢ八层
‘陆’ DDR、DDR2、DDR3的针脚与电压各多少
DDR内存单面金手指针脚数量为92个（双面184个），缺口左边为52个针脚，制品右做凯边为40个针脚；
DDR2内存单面金手指120个（双面240个），缺口左边为64个针脚，缺口右边汪胡数为56个针脚；
DDR3内存单面金手指也是120个（双面240个），缺口左边为72个针脚，缺口右边为48个针脚.
DDR 的电压2.5V
DDR2的电压1.8V
DDR3的电困首压1.5V
‘柒’ DDR布线要求
阻抗要求：
单端50欧洞前姆，差分100欧姆
一、数据线分组：
DQ0~DQ7、DQM0、DQS0N、DQS0P
DQ8~DQ15、DQM1、DQS1N、DQS1P
。。。。。。
数据线线序组内可调，DQ0，8，16，24，32，40，48，56。。纳郑清。不建议换，
DQS、DQM不能换
数据线布线注意事项：
微带线和带状线的信号传输速率不一样，不同层传输速率也不一致，微带线速率更快，避免阻抗改变
线宽一致且不跨分割
同组同层： 同一组数据线要走在一起，并要走在相同层面；所有的数据线优先考虑以GND平面为参考平面；
走线间距： 组内按3H（说明：H指的是到主参考平面的高度，本文中所使用的间距为中心间距）原则；组间间距要5H（5W）以上；DQS和DQ的间距按5H设计；
DQS 等长： 对于DQS差分线的线间丛顷距要小于2倍的线宽（紧耦合设计）；差分对内长度误差控制在5mil以内； 组内等长以DQS为基准，等长控制在20mil以内且尽可能的即时等长；
SDRAM等长:数据地址一起控(所有时钟等长)
地址线中的复位信号不用做等长
数据线在满足和时钟的时序关系外，还需注意最长的长度要求 （例如Intel Romley要求不超过6500mil），具体的以芯片手册要求的为准；
二、控制线、地址线、时钟线 分组如下：
Address ADDR0-ADDR14共15根地址线；
Clock CLK、CLKN差分对；
Control WE、CAS、RAS、CS0、CS1、ODT0、ODT1、BA0、BA1、BA2等；
三、电源
核心\主电源（VDD）
SDRAM 3.3V
DDR 2.5V
DDR2 1.8V
DDR3 1.5V
DDR4 1.2V
终端电源（VTT）
参考电源（VREF）
http://wenku..com/link?url=_-uqgGwknVMEPOGCVfrEBOHqI7
1、主电源VDD
电流较大，要有完整的电源平面，每个管脚加滤波电容，电源入口加大电容储能。
2、参考电源vref
Vref=VDD\2，可以使用电源芯片提供，也可以使用电阻分压方式得到，vref电流较小，几mA—几十mA，vref每个管脚上加滤波电容，每个分压电阻上并联一个电容。
3、终端电源VTT
VTT=VDD\2，电流较大，铺铜处理，每个上拉电阻旁放一个电容，并提供储能电容