『壹』 如何在線調試 MicroSemi FPGA ：Synospsy Identify 簡明使用指南
MicroSemi的全球客戶支持服務表現出色，用戶在官網提問後，會有專門的工程師通過郵件提供解決問題的幫助。相比之下，某X家的論壇發帖效率較低。使用企業郵箱提問即可，無需提供購買憑證。
SignalTap、Chipscope和Hardware debug Manager是FPGA工程師熟知的在線調試組件。它們能夠實時分析晶元信號狀態，幫助工程師定位問題。然而，Synospsy Identify也值得被提及，尤其是在使用相對小眾的MicroSemi FPGA品牌時。MicroSemi的集成開發環境Libero使用的是Synospsy的synplify和Identify，後者作為調試組件。
本文將結合Identify文檔，解析在線邏輯分析調試組件的工作原理、部署步驟以及在MicroSemi平台的使用方法。
Debug系統由上位機（即運行調試環境的計算機）、FPGA設備以及連接兩者的JTAG線纜構成。Identify系列軟體在上位機運行，FPGA設備上運行用戶邏輯。小的黑色方塊代表在邏輯中插入的邏輯信號分析核IICE。邏輯分析核作為信號採集器，捕捉信號並傳輸至運行Identify軟體的上位機。上位機和FPGA通過JTAG線纜連接，軟體中可查看捕捉到的信號及其波形。
典型設計流程如左圖所示，包括編寫Verilog代碼、綜合、布局布線，最終生成的比特流編程到器件中。若要使用在線邏輯分析儀進行調試，則需在原有流程中增加一步，即在綜合前插入邏輯分析核。在將含有邏輯分析核的比特流下載到設備後，用戶可以在電腦上通過軟體進行邏輯分析調試。
在其他平台如Xilinx的Vivado環境中，也可以在綜合後插入邏輯分析核。
Identify調試組件包括三項，其中兩項為軟體，一項為用戶邏輯中插入的IP核。
IP核IICE用於捕獲信號，插入用戶邏輯中，採集其他用戶邏輯的信號，並將採集的信號返回至上位機軟體。IICE由控制器和採集器組成，採集器負責信號採集，控制器通過JTAG與上位機通信。IICE內部有信號緩存RAM，支持更多信號及更深采樣深度。使用IICE時，會消耗板上RAM資源。
另外兩項是軟體Identify Instrumentor，用於分析HDL代碼，選擇可觀察信號並設置采樣特性。工具根據用戶設定及觀察信號數量自動生成對應的IICE採集核並插入設計中。Identify Debugger是另一項軟體組件，用於在編程晶元後觀察設置的信號，在程序運行期間進行調試。
要在Microsemi環境中進行在線調試，大致分為兩個步驟：instrument和debug。
在instrument階段，使用Identify Instrumentor在當前HDL代碼基礎上插入調試核。在MicroSemi的開發環境Libero中，完成代碼和工程開發後，在綜合階段通過右側欄選擇新增Identify Implementation，得到帶有放大鏡的圖標。右鍵帶有放大鏡的圖標，選擇Identify Instrumentor打開軟體。
設置待採集的信號、采樣時鍾及采樣深度等屬性後，保存設置並關閉軟體，返回Synplify界面。建議刪除除正在使用的implementation之外的選項，並保存工程。
下載比特流後，在左側Flow界面選擇Identify Debugger，進行強制觸發捕獲當前波形或設置觸發條件以捕獲特定時刻的波形。
本文介紹了MicroSemi平台上的在線調試工具及其使用流程。MicroSemi相對X/I品牌較為小眾，本文旨在提供基本指導。歡迎有經驗的用戶交流，未來可能發布更多實用技巧。如有讀者感興趣，可以提供更多圖片教程。
『貳』 關於chipscope的問題
If you use the XST synthesis tool, set the Keep Hierarchy option to Yes or Soft to preserve the design hierarchy and prevent the XST tool from optimizing across all levels of hierarchy in your design（綜合後保設計名字不被優化或者改變）. Using the Keep Hierarchy option preserves the names of nets and other recognizable components ring the core insertion stage of the flow. If you do not use the Keep Hierarchy option, some of your nets and/or components can be combined with other logic into new components or otherwise optimized away. To keep the design hierarchy:
a. Select Edit → Preferences to bring up the Preferences dialog box.
b. Select the Processes tab.
c. Set the Property Display Level combo box dropdown to Advanced and click OK.
d. Right-click on the Synthesize process and select the Properties... option.
e. Make sure the Keep Hierarchy option is set to Yes or Soft and click OK.