『壹』 您好，看了您之前的DDR3每8根一組數據線可以任意調換，請問為什麼可以這樣是因為布線問題謝謝！
為了布線方肢畝便，才對數據線進行任意調換。不論是DDR3,還是DDR2,SDRAM，還是SRAM，其數據線都是可以任缺仔意調換的。關鍵是CPU和DDR控制器的數據線不能歷扮森任意調換。故即使從存貯器來看，數據與數據線是不對應的，但對cpu和控制器來說，仍然是一一對應的。DDR3的數據按八位一組，在不同的時間讀出或寫入，所以只能是在八位內進行調換，而不能在八位以外進行調查換。
『貳』 為什麼DDR3的晶元最多隻有16位的數據線，沒有32位的
插槽是不一樣，DDR3比DDR2頻率高，速度快，容量大，性能高。
DDR3內存相對氏好於DDR2內存，其實只是規格上的提高，並沒有真正的全面換代的新架構。DDR3接觸針腳數目同DDR2皆為240pin。但是防呆的缺口位置不同。DDR3在大容量內存的支持較好，而大容量內存的分水嶺是4GB這個容量，4GB是32位操作系統的執行上限（不考慮PAE等等的內存映像模式，因這些32位元元延伸模式只是過渡方式，會降低效能，不會在零售市場成為技術主流）當市場需求超過4GB的時候，64位CPU與操作系統就是唯一的解決方案，此時也就是DDR3內存的普及時期。DDR3 UB DIMM 2007進入市場，成為主流時間點多數廠商預計會是到2010年。
一、DDR2與DDR3內存的特性區別：
1、邏輯Bank數量
DDR2 SDRAM中有4Bank和8Bank的設計，目的就是為了應對未來大容量晶元的需求。而DDR3很可能將從2Gb容量起步，因此起始的邏輯Bank就是8個，另外還為未來的16個邏輯Bank做好了准備。
2、封裝喊核脊（Packages）
由於DDR3新增了一些功能，在引腳方面會有所增加，8bit晶元採用78球FBGA封裝，16bit晶元採用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規格。並且DDR3必須是綠色封裝，不能含有任何有害物質。
3、突發長度（BL，Burst Length）
由於DDR3的預取為8bit，所以突發傳輸周期（BL，Burst Length）也固定為8，而對於DDR2和早期的DDR架構的系統，BL=4也是常用的，DDR3為此增加了一個4-bit Burst Chop（突發突變）模式，即由一個鄭滲BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數據突發傳輸，屆時可通過A12地址線來控制這一突發模式。
4、定址時序（Timing）
就像DDR2從DDR轉變而來後延遲周期數增加一樣，DDR3的CL周期也將比DDR2有所提高。DDR2的CL范圍一般在2至5之間，而DDR3則在5至11之間，且附加延遲（AL）的設計也有所變化。DDR2時AL的范圍是0至4，而DDR3時AL有三種選項，分別是0、CL-1和CL-2。另外，DDR3還新增加了一個時序參數——寫入延遲（CWD），這一參數將根據具體的工作頻率而定。
二、與DDR2相比DDR3具有的優點（桌上型unbuffered DIMM）：
1.速度更快：prefetch buffer寬度從4bit提升到8bit，核心同頻率下數據傳輸量將會是DDR2的兩倍。
2.更省電：DDR3 Mole電壓從DDR2的1.8V降低到1.5V，同頻率下比DDR2更省電，搭配SRT（Self-Refresh Temperature）功能，內部增加溫度senser，可依溫度動態控制更新率（RASR，Partial Array Self-Refresh功能），達到省電目的。
3.容量更大：更多的Bank數量，依照JEDEC標准，DDR2應可出到單位元元4Gb的容量（亦即單條模塊可到8GB），但目前許多DRAM廠商的規劃，DDR2生產可能會跳過這個4Gb單位元元容量，也就是說屆時單條DDR2的DRAM模塊，容量最大可能只會到4GB。而DDR3模塊容量將從1GB起跳，目前規劃單條模塊到16GB也沒問題（注意：這里指的是零售組裝市場專用的unbuffered DIMM而言，server用的FB與Registered不在此限）。
另外,站長團上有產品團購,便宜有保證
『叄』 台式機ddr3內存有多少針角
隨行仔談便網路搜索一下，到處都是啦
主檔碰要參數
型號 金士頓 DDRIII1333 2GB
適用類型 台式機
內存類戚或型 DDR III
內存容量 2048M
插腳數目 240pin
就是240根針角噢。。。 不知道對您是否有幫助
『肆』 DDR3 內存針腳到底是多少針
184pin好像是DDR400的吧，DDR3應該是240PIN的
『伍』 DDR3走線規則線長匹配問題請教
有關ＤＤＲ3布線等長問題．現在我手裡也有一塊板神旦正在畫ＤＤＲ游舉擾3的等長問題，請您指教：DDR3八片正反面各四片布線採用了fly-by拓撲結構現在我地址線長度最長與最短的相差有1500MIL長的原因是ＤＲＡＭ引腳扇出的長度較長請問扇出的長度也要算到地址線的總長度裡面嗎？地址線組中長度相差1500MIL有沒有關系？我要做長度差縮小的話是在主線中做線長的調整，還是在負載線上做線長的調整？以下是我現畫的長度請各位看看是否有問題有問題的話該做如何調整，謝謝．以下是我板中各組線長度：數據線最答塵短組：777mil 最長組1200mil地址線最短：4200mil 最長5700mil時鍾線：4500milＰＣＢ八層
『陸』 DDR、DDR2、DDR3的針腳與電壓各多少
DDR內存單面金手指針腳數量為92個（雙面184個），缺口左邊為52個針腳，製品右做凱邊為40個針腳；
DDR2內存單面金手指120個（雙面240個），缺口左邊為64個針腳，缺口右邊汪胡數為56個針腳；
DDR3內存單面金手指也是120個（雙面240個），缺口左邊為72個針腳，缺口右邊為48個針腳.
DDR 的電壓2.5V
DDR2的電壓1.8V
DDR3的電困首壓1.5V
『柒』 DDR布線要求
阻抗要求：
單端50歐洞前姆，差分100歐姆
一、數據線分組：
DQ0~DQ7、DQM0、DQS0N、DQS0P
DQ8~DQ15、DQM1、DQS1N、DQS1P
。。。。。。
數據線線序組內可調，DQ0，8，16，24，32，40，48，56。。納鄭清。不建議換，
DQS、DQM不能換
數據線布線注意事項：
微帶線和帶狀線的信號傳輸速率不一樣，不同層傳輸速率也不一致，微帶線速率更快，避免阻抗改變
線寬一致且不跨分割
同組同層： 同一組數據線要走在一起，並要走在相同層面；所有的數據線優先考慮以GND平面為參考平面；
走線間距： 組內按3H（說明：H指的是到主參考平面的高度，本文中所使用的間距為中心間距）原則；組間間距要5H（5W）以上；DQS和DQ的間距按5H設計；
DQS 等長： 對於DQS差分線的線間叢頃距要小於2倍的線寬（緊耦合設計）；差分對內長度誤差控制在5mil以內； 組內等長以DQS為基準，等長控制在20mil以內且盡可能的即時等長；
SDRAM等長:數據地址一起控(所有時鍾等長)
地址線中的復位信號不用做等長
數據線在滿足和時鍾的時序關系外，還需注意最長的長度要求 （例如Intel Romley要求不超過6500mil），具體的以晶元手冊要求的為准；
二、控制線、地址線、時鍾線 分組如下：
Address ADDR0-ADDR14共15根地址線；
Clock CLK、CLKN差分對；
Control WE、CAS、RAS、CS0、CS1、ODT0、ODT1、BA0、BA1、BA2等；
三、電源
核心\主電源（VDD）
SDRAM 3.3V
DDR 2.5V
DDR2 1.8V
DDR3 1.5V
DDR4 1.2V
終端電源（VTT）
參考電源（VREF）
http://wenku..com/link?url=_-uqgGwknVMEPOGCVfrEBOHqI7
1、主電源VDD
電流較大，要有完整的電源平面，每個管腳加濾波電容，電源入口加大電容儲能。
2、參考電源vref
Vref=VDD\2，可以使用電源晶元提供，也可以使用電阻分壓方式得到，vref電流較小，幾mA—幾十mA，vref每個管腳上加濾波電容，每個分壓電阻上並聯一個電容。
3、終端電源VTT
VTT=VDD\2，電流較大，鋪銅處理，每個上拉電阻旁放一個電容，並提供儲能電容